1 Std. 29 Min.

21: Digitaltechnik und Entwurfsverfahren, Vorlesung, SS 2017, 13.07.2017 Digitaltechnik und Entwurfsverfahren, SS2017, Vorlesung

    • Kurse

21 |
0:00:00 Starten
0:00:16 Wiederholung: Schaltwerke
0:01:20 Wiederholung: Einfacher Speicher
0:07:07 Zustandskodierung
0:08:05 Willkürlich gewählte Zustandskodierung
0:11:04 Wechsel von Zustand 0 zu Zustand 3
0:12:29 Mögliche Fälle eines Wettlaufs
0:15:37 Kritischer Wettlauf
0:17:58 Wettlauffreie Zustandskodierung
0:19:17 Anmerkungen
0:20:29 Erregungsmatrix
0:21:05 Ausgabe- und Übergangsschaltnetze
0:24:32 Schaltbild des Speichers
0:26:25 Das asynchrone RS-Flipflop
0:29:38 Probleme asynchroner Schaltwerke
0:33:17 Analyse asynchroner Schaltwerke
0:50:33 Genauere Analyse eines Übergangs
0:55:44 Verhalten des Flipflops bei Auftreten des Hasardfehlers
1:00:02 Flipflops als Zustandsspeicher
1:02:24 Asynchrones RS-Flipflop
1:04:07 Pegelgesteuertes RS-Latch
1:06:56 Ansteuertabelle (RS-Flipflop)
1:08:44 Herleitung der Ansteuertabelle
1:14:08 D-Flipflop
1:16:21 D-Latch
1:18:01 Ansteuertabelle D-Latch
1:18:29 Pegelgesteuertes synchrones D-Flipflop
1:20:08 Taktflankengesteuertes D-Flipflop
1:26:00 Einflankengesteuertes D-Flipflop
1:27:18 Nebenbetrachtung

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0:17:58 Wettlauffreie Zustandskodierung
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0:20:29 Erregungsmatrix
0:21:05 Ausgabe- und Übergangsschaltnetze
0:24:32 Schaltbild des Speichers
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0:29:38 Probleme asynchroner Schaltwerke
0:33:17 Analyse asynchroner Schaltwerke
0:50:33 Genauere Analyse eines Übergangs
0:55:44 Verhalten des Flipflops bei Auftreten des Hasardfehlers
1:00:02 Flipflops als Zustandsspeicher
1:02:24 Asynchrones RS-Flipflop
1:04:07 Pegelgesteuertes RS-Latch
1:06:56 Ansteuertabelle (RS-Flipflop)
1:08:44 Herleitung der Ansteuertabelle
1:14:08 D-Flipflop
1:16:21 D-Latch
1:18:01 Ansteuertabelle D-Latch
1:18:29 Pegelgesteuertes synchrones D-Flipflop
1:20:08 Taktflankengesteuertes D-Flipflop
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