Rechnerorganisation, Vorlesung, WS16-17 Karlsruher Institut für Technologie (KIT)

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0:00:00 Starten
0:00:07 Kapitel 10
0:00:32 Multiplex-Busschnittstelle
0:01:12 Systembausteine in einem Mikrorechner
0:01:32 Adressierung von Peripherie-Bausteinen
0:02:23 Ein-/Ausgabe-Verfahren
0:05:01 10.3 Behandlung von Ausnahmesituationen
0:06:04 Ursachen für Ausnahmebehandlungen
0:07:15 Prozessorexterne Ursachen
0:11:39 Prozessorinterne Ursachen
0:15:54 Berechnung der Startadresse der Interrupt Service Routine
0:19:48 Interrupt-Vektortabelle
0:22:10 Kapitel 11
0:22:34 Digitale Signalverarbeitung
0:24:04 Digitale Signalprozessoren
0:25:24 DSP-Einsatzbereiche
0:27:41 Aufbau eines digitalen Signalverarbeitungssystems
0:29:25 Analog/Digital-Umwandlung
0:33:55 Typische DSP-Algorithmen
0:40:07 Typische Bus- und Speicherstrukturen für DSPs
0:42:36 Gebräuchliche Zahlenformate
0:43:27 Rechenwerke
0:44:12 Grundstruktur eines Festkomma-DSP-Rechenwerks
0:48:23 Struktur des Rechenwerks moderner DSPs
0:53:11 Daten-Adresswerke
0:53:51 Aufbau eines DAGs
0:55:38 Beispiel zur Ringpuffer-Adressierung
1:00:03 Aufbau eines DSP-Steuerwerks
1:00:55 Komponenten des Steuerwerks
1:04:19 ADSP-218x von Analog Devices
1:07:08 Ausblick
1:07:23 Multi-/Many-Core Architectures
1:10:38 Field-Programmable Gate Array basiert auf Lookup Tables
1:15:36 i-Core Prototype
1:17:38 Timing-Analyzable Reconfigurable Systems
1:19:13 Today's Multi-/Many-core SoCs
1:20:28 Resource Managment for Multi-/Many-cores
1:21:42 Our Approach: Distributed Multi-Agent System
1:22:38 Atmel-based Prototype
1:23:33 Internet of Things (IoT)
1:24:01 Processing Layers
1:25:12 Example: Health-Monitoring

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0:00:00 Starten
0:00:07 Aufgabe 6: Cache-Speicher
0:07:08 Aktualisierungsstrategien
0:12:50 7 .Übung Virtuelle Speicherverwaltung
0:16:16 Abbildung: virtuell -> physikalisch
0:17:41 Seitenwechsel
0:19:08 Zusammenfassung
0:23:28 Segmentbasierte Speicherverwaltung
0:31:35 Aufgabe 1
0:34:55 Lösung Aufgabe 1.1
0:36:30 Lösung Aufgabe 1.2
0:40:06 Lösung Aufgabe 1.3
0:43:38 Seitenwechsel (Paging)
0:45:46 Aufgabe 2
0:46:51 Lösung Aufgabe 2.1
0:47:19 Lösung Aufgabe 2.2

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0:00:00 Starten
0:00:07 Kapitel 10
0:01:09 10.1 Zeitverhalten der Systembussignale
0:01:20 Zeitverhalten eines synchronen Systembus
0:02:33 Semi-synchroner Systembus
0:03:09 Einfügen eines Wartezyklus
0:04:35 Asynchroner Systembus
0:07:18 Beispiele
0:08:49 CES Platinenlabor
0:09:06 Multiplex-Bus
0:10:55 Multiplex-Busschnittstelle
0:13:34 Zeitverhalten des Multiplexbusses
0:14:57 Daten/Adress-Multiplex-Betrieb
0:18:59 10.2 Systembausteine
0:28:26 Systembausteine
0:32:07 Schnittstellenbausteine (I/O-Controller)
0:35:27 Systembausteine in einem Mikrorechner
0:36:23 Speicherbezogene und isolierte Adressierung
0:40:32 Adressierung von Peripherie-Bausteinen
0:42:43 Anschluss der Schnittstellenbausteine an den yP
0:47:57 Prinzipieller Aufbau eines Systembausteins
0:50:31 Schnittstellenbaustein zwischen yP und Peripheriegerät
0:55:00 Ein-/Ausgabe-Verfahren
1:06:28 Synchronisation der Datenübertragung zwischen Schnittstelle und Peripheriegerät
1:10:55 10.3 Behandlung von Ausnahmesituationen
1:15:43 Ausnahmeroutine/Unterprogramm
1:22:43 Ursachen für Ausnahmebehandlungen
1:25:00 Prozessorexterne Ursachen

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0:00:00 Starten
0:00:19 Probleme der virtuellen Speicherverwaltung
0:04:23 Zusammenfassung
0:05:13 Speicherhierarchie
0:05:36 Cache und Speicherverwaltungseinheit
0:10:25 Segnebtorientierte Speicherverwaltung
0:10:41 Adressierungs-Modi (x86-Prozessoren)
0:17:34 Segmentierung mit Seitenwechsel
0:21:06 Berechnung der physikalischen Adressen (x86-Prozessoren)
0:21:30 Zweistufige Seitenwechsel-Verfahren
0:24:22 Adressübersetzung bei 80486 und Pentium-Prozessoren
0:26:51 Anmerkungen
0:27:36 Beschleunigung der Adressberechnung durch einen Cache
0:31:15 Schutzmechanismen
0:33:50 Regeln für den Zugriffsschutz
0:41:12 Zusammenfassung
0:42:01 Kapitel 10
0:42:42 10.1 Zeitverhalten der Systembussignale
0:43:33 Zeitverhalten eines synchrones Systembus
0:49:39 Timing
0:49:55 Synchrones Systembus
0:52:13 Semi-synchroner Systembus
0:57:01 Einfügen eines Wartezyklus
1:01:13 Asynchroner Systembus
1:09:16 Beispiele
1:14:09 Logic Block Diagram
1:23:56 CES Platinlabor
1:26:35 Multi-Layer-Hersteller
1:28:22 Multiplex-Bus

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0:00:00 Starten
0:00:08 Kapitel 9 Virtuelle Speicherverwaltung
0:01:16 Speicherhierarchie
0:01:40 Speicherverwaltung
0:02:51 Grundstruktur virtueller Speicherverwaltung
0:05:32 Ausbildung virtueller auf physikalische Adressen
0:06:47 Segmentierungs- und Seitenwechselverfahren
0:08:05 Segemntierung
0:09:36 Seiten
0:10:10 Segmentbasierte Speicherverwaltung
0:14:00 Seitenwechsel (Paging)
0:16:28 Virtueller und physikalischer Adressraum
0:17:02 Probleme der virtuellen Speicherverwaltung
0:42:23 Zusammenfassung
0:42:57 Speicherhierarchie
0:43:51 Cache und Speicherverwaltungseinheit
0:45:42 Virtueller und physikalischer Cache
0:56:08 Segmentorientierte Speicherverwaltung

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0:00:00 Starten
0:01:13 Speicherhierarchie
0:05:14 Wieso kommt es zu einer Leistungssteigerung?
0:06:08 Aufbau eines Cache-Speichers
0:08:30 Arbeitsweise eines Cache-Speichers
0:12:43 Cache-Strukturen
0:13:06 Adressierung im Direct-Mapped Cache
0:16:23 Beispiel
0:25:00 Aufgabe 1
0:26:23 Loösung 1.1
0:31:20 Aufgabe 1.2
0:32:30 Aufgabe 1.3
0:34:48 Aufgabe 2
0:35:27 Lösung 2
0:40:07 AV-Cache
0:40:51 DM-Cache
0:42:36 A4-Cache
0:43:48 Wohin wird ein Block abgebildet?
0:46:14 Aufgabe 3
0:49:55 Lösung 3.1
0:51:07 Lösung 3.2
0:51:54 Lösung 3.3
1:01:06 Aufgabe 4
1:02:46 Lösung 4
1:12:06 Aufgabe 5
1:12:46 Aufgabe 5.1
1:14:29 Aufgabe 5.2
1:15:53 Aufgabe 5.3
1:18:30 Aufgabe 6
1:18:33 Lösung 6